Проектирање со HDL

Предмет: Проектирање со HDL

Код: ФЕИТ07009

Број на ЕКТС кредити: 6 ЕКТС

Неделен фонд на часови: 3+0+0+3

Наставник: доц. д-р Марија Календар

Содржина на предметната програма: Јазици за опис на хардвер (Verilog HDL, VHDL, SystemC). Системи за генерирање на HDL до C и Matlab. Верификација на дизајн и тестабилност кај вградливи системи. Софтверски платформи за симулација и тестирање на дигитални системи.

Наменски компјутерски системи и IP-јадра. Користење на IP-јадра за проектирање и реализација на наменски компјутерски системи.

Дизајнирање на систем-на-чип со HDL. Опис на процесори во HDL. Опис на магистрали во HDL.

Проектирање на енергетски ефикасни вградливи системи. Дизајн на комуникациски дел за вградливи компјутерски системи.

Литература:

1. P. Mishra, N. Dutt, "Processor Description Languages", Morgan Kauffman, 2007
2. D. Perry, "VHDL: Programming by Example, 4^th Edition", McGraw Hill, 2002
3. P. Chu, "RTL Hardware Design Using VHDL", John Wiley, 2006